Logická syntéza - prezentace

• Syntéza: Automatická transformace mezi různými úrovněmi popisu
- Transformace na jemnější popis s cílem vylepšit parametry zadané uživatelem: rychlost, spotřeba, rozměry, atd.
- Splnění požadavků (constraints) specifikovaných uživatelem (perioda hodin, zpoždění propojovacích vodičů, atd.)

• Rozpoznání prvků cílové technologie a jejich mapování do FPGA
• Výsledkem procesu je konfigurační soubor pro FPGA

• Vstup syntézy
- Popis obvodu v některém z HDL jazyků
- Knihovna prvků cílové technologie
- Uživatelem definovaná omezení